IOW40 - Flanken-Gleichzeitigkeit

[Zupaflyer]

Hallo!

Ich wüsste gern, wie gleichzeitig die Pins des IOW40 gesetzt werden (ohne dazu erst Messungen machen zu müssen), denn ich möchte mit 2 Pins 3 synchron-DFFs (in einem Xilinx CoolrunnerII) an 40MHz Clk mit dem CE-Eingang aktivieren und da könnten Verzögerungszeiten der Pins untereinander die falschen DFFs schalten.

Vielen Dank im Voraus!
Zupaflyer
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Ich denke, ich werde mal ein Handshake-Bit ernennen, das nach den Nutzdaten gesetzt wird um die Daten im CPLD zu übernehmen... sicher ist sicher

Ciao!

[Guido Körber]

So lange die beiden Pins am gleichen Port sind ist die Latenz minimal, primär dürfte die von der Last an den Pins abhängen.

[Zupaflyer]

Ja, aber so klein die Latenzzeit auch ist, es kann ja trotzdem passieren, dass mal eine Takt-Flanke genau dazwischen reinplumst und dann wird's vermutlich lustig... Es ist auf jeden Fall sicherer, tolerante Eingangsbeschaltung an der Logik vorzunehmen.
(Ich schreib' das hier nur für die Nachwelt und versuche nicht Herrn Körber zu belehren.)

Gruß, Zupaflyer